爱游戏彩票:依据EP2C8Q208C7和AD9858完成雷达信号源的运用计划
2021-09-02 19:34:28 | 来源：爱游戏彩票平台官网 作者：爱游戏彩票app下载等可编程器材结合的办法：第三种是由FPGA等可编程器材完成DDS的办法。第一种办法运用专用DDS器材能够发生具有较好的杂散按捺和谐波按捺功用的雷达波形。操控简略。但不易于完成杂乱波形的操控时序，灵敏性差：第二种办法不只能够发生有较好杂散按捺功用的雷达波形。还易于发生各种杂乱的雷达信号，但附加了操控器和时序生成器，增大了的杂乱性：第三种办法适用于发生特定要求的信号，但开发周期长，杂散按捺和谐波按捺方针难以到达专用DDS的水平。
跟着FPGA工艺的不断开展，规划人员在FPGA上嵌入软核处理器成为可能，即所谓的SoPC（SystemonaProgrammableChip）处理计划，它是指在FPGA内部嵌入包含CPU在内的各种IP，组成一个完好体系．在单片FPGA内部完成一个完好体系功用。本文选用Altera公司供给的SoPCBuilder东西将NiosIICPU软核嵌入到CycloneII系列FPGA内部以操控高功用DDS器材AD9858，并选用该片FPGA发生其他操控时序。这样既充分运用了专用DDS的杰出特性和齐备功用，一起又大大削减处理器外围扩展元件数目，进步体系集成度，下降外围电路布局走线的杂乱度，进步体系的抗搅扰才能，便于往后晋级扩展。
NiosII是Altera公司推出的第二代IP软核处理器，具有超越200DMIP的功用，并与其他IP核构成SOPC体系的首要部分。用户能够经过自界说逻辑的办法在SoPC规划中添加自己开发的IP核，充分体现了SoPC规划灵敏和高效的优越性。NiosII系列嵌入式处理器包含三种CPU内核：高功用内核（NiosII/f，快速）、低成本内核（NiosII/e，经济）和性价比均衡内核（NiosII/s，标准）。选用QuartusII规划软件集成的SoPCBuilder东西，能够在体系中轻松嵌入NiosII处理器。本体系规划选用该系列EP2C8Q208C7。
AD9858是ADI公司推出的直接数字频率合成器（DDS），其10-bitDAC具有高达1GS/s模仿输出，频率高达400MHz。它具有快速调频和精密调谐分辨率的特性，可快速发生单频脉冲、线性调频及相位编码信号。AD9858的杂散按捺功用和谐波按捺功用也十分杰出，当输出40MHz信号时，±1MHz带宽内的数模转化SFDR为一87dBc；输出180MHz信号时。±1MHz带宽内的数/模转化SFDR为-84dBc，能满意高功用雷达低杂散、低相位噪声的要求。AD9858内部集成有电荷泵（CP）、相频检测器（PFD）和模仿混频器，能够将高速DDS和锁相环（PLL）及混频器结合运用。AD9858具有对输入时钟二分频功用，外部时钟高达2GHz。对AD9858进行装备也十分简略，只需把操控字经过并行或串行办法写入片上的操控寄存器即可。AD9858比从前的处理计划速度进步了3倍，功耗却没有添加，还具有可编程的全睡觉方式，因此适运用于无线设备以及军事体系的规划。
AD9858的优势在于其具有四套频率调谐寄存器（FTW）及四个相位调整寄存器（POW），这使得它能够便利快速发生线性调频信号以及相位编码信号，并且这四个操控寄存器的挑选是由外部挑选信号PS1、PS0完成的，可大大削减了子码间的转化时刻。
本体系硬件框图如图1所示。FPGA和AD9858的并行数据/地址总线相连，供给读/写信号、复位信号和PS0、PS1信号。AD9858的输入时钟由外部时钟源电路供给，选用差分电平标准。AD9858的输出首要经过扩大电路，使其满意功率要求，然后再经过滤波电路。FPGA接纳主机的波形挑选操控信号，发生各种同步时序，并为内嵌NiosIICPU供给中止信号。NiosIICPU呼应不同的中止，经过并行办法为AD9858供给各种操控字和初始化，然后发生不同的雷达波形。
其间NiosIICPU是由QuartusII规划软件集成的SoPCBuilder东西生成。用户能够经过SoPCBuilder的图形用户界面从Ahera公司供给的IP元件库中选取一些组件，如NiosII、DMA、SRAM、Flash等等，并依据实际需求设置这些IP的装备参数。用户还能够自行编写HDL代码模块作为用户自界说逻辑添加到SoPCBuilder中。因为本体系功用相对简略，所以选用CycloneII片内的嵌入式RAM构成NiosII的数据和程序存储区。关于其他功用杂乱、操控程序较大的规划，应扩展片外SRAM和Flash作为NiosII的数据和程序存储区。
对AD9858的操控本质便是经过其并行数据和地址总线传送操控字，可经过在SoPCBuilder中为AD9858生成一个用户自界说逻辑接口完成。但考虑到AD9858的读写时序比较简略，也能够直接选用NiosII现有IP元件库里的PIO来生成所需求的读写时序。PIO（ParallelInput/Output）是SoPCBuilder中最常用的IP之一，它有输入、输出以及双向口三种类型。别的，它还支撑中止检测，不过中止检测及处理只在其作为输入设备时可用。AD9858并行总线所示。
需求留意的是，写使能信号（低有用）的最小周期为9ns，为低电平的时刻最少是3ns，为高电平的时刻最少是6ns，而地址和数据信号的树立时刻分别为3ns和3.5ns。图3为用嵌入式逻辑分析仪SignalTapII采样的一段用PIO生成的AD9858并行总线写时序。彻底满意规划要求。
终究生成的NiosII体系如图4所示。其间，jtag_uart_0是为了调试时便于NiosII和主机通讯而编写的，也能够省去。外部中止EX_IRQ0和EX_IRQ1也是用PIO完成。
DDS输出信号的质量取决于为AD9858供给作业时钟的外部时钟源，本体系选用40MHz高功用，然后经过PLL倍频电路取得240MHz参阅时钟。一起将时钟转化成契合AD9858要求的差分信号，以下降共模搅扰。输出信号的滤波器规划好坏也直接影响到终究输出信号的质量。若选用单一的带通滤波器按捺DDS输出杂散，对频率合成器带内杂散功用并没有进步。选用滤波器组则会带来电路杂乱、增大体积以及延伸频率切换时刻等问题。现在，一般是经过DDS输出驱动倍频器链，到达进步输出频谱和拓宽频谱带宽的要求，但一起也会导致DDS输出带内频谱纯度恶化。印制板规划要满意高速数模混合电路电磁兼容方面的规划准则，以使体系功用更佳。
本体系的软件规划选用Altera公司供给的E-DA规划东西QuartusII，首要包含两个部分：首要是由OuartusII集成的SoPC++Builder东西生成NiosIICPU并进行相应的设置，用原理图和HDL言语规划。FPGA的其他时序操控程序；其次是用QuarusII集成的NiosIIIDE归纳开发环境为NiosIICPU编写操控AD9858的程序，选用C/C++言语编写，分为主程序模块和中止呼应程序模块。
AD9858有两种作业方式：单频方式和扫频方式。单频方式的装备比较简略，只需将操控寄存器（CFR）、频率调谐字（FTW）装备结束，即可翻开该功用。频率扫描方式需求装备的寄存器有操控寄存器（CFR）、频率调谐字（Frw）、增量频率调谐字（DFTW）、增量频率斜率操控字（DFRRW）和相位偏移字（POW）。其间，操控寄存器一共有4个字节，地址分别为0x00、0x01、0x02和0x03。在本规划中，未用到PLL功用．故与PLL有关的操控字均置为无效。0x01的Bit7为扫频使能位，将其置1翻开扫频功用。上电复位今后，NiosIICPU处于等候中止状况，它依据FPGA的时序操控程序宣布的中止信号履行相应的中止呼应程序，经过对各种寄存器赋值可发生线性调频或相位编码信号。
关于选用AD9858发生线性调频信号还需进一步阐明，其作业原理是：指定频率起始点和步进频率，频率以体系时钟的1/8或其整数倍累加，但是在没有指定上限频率的情况下，会一向扫到1/2参阅时钟频率处，即奈奎斯特频率，所以需求外部定时器操控何时中止频率累加。经过FPGA的时序操控程序能够灵敏地设定定时器，完成对上限频率准确操控。
其间，id代表被服务的中止向量号；context是运转参数指针，作为第一个参数传给用户。ISR；isr是函数指针。指向用户。ISR进口。假如注册成功，函数回来0，并答应大局中止及被服务中止；假如不成功则回来非0值。
其间，进口参数与回来值要严厉按标准方式界说。不然体系ISR，将不能正确对其调用。
体系经过一片FPGA完成内嵌CPU软核操控外围DDS，一起构成各种体系所需的同步操控时序。试验证明其调频功用和安稳精度等各项方针均到达规划要求。SoPC是现在嵌入式体系规划的一个新趋势，因为FPGA的可编程特性，能够在不改动任何外围电路的情况下灵敏地对体系进行重新装备，软硬件晋级。此外，还能够完成对NiosIICPU的RTOS操作体系的移植，以完成更丰厚的功用和发生更为杂乱的雷达波形，然后简化雷达信号源的规划，进步体系的集成度。
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